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论文编号 ZXX271 论文字数:9158,页数:27
摘要
通信的目的是要把对方不知道的消息及时可靠地传送给对方，所以里面有一个消息可靠性的问题，纠错码就是在这一问题上诞生的，而大数逻辑译码是一种较简单的译码方法，在实际中有较广泛的应用，是一个比较实在的译码方式。[7,4,3]循环汉明码是典型的两步大数逻辑可译码。掌握循环汉明码也就掌握了大数逻辑译码的实质。
近些年来，FPGA（Field Programmable Gate Array）在电子设计技术领域的光芒已不可掩盖。它的出现使硬件设计有时如同软件设计那样灵活、快捷。本次课题设计采用的ALTERA公司开发的MAX+PLUSⅡ软件具有全集成化的可编程逻辑设计环境，可编程逻辑器件可以通过软件编程而对其硬件的结构和工作方式进行重构，缩短了系统研制周期。
本课题可以深刻理解大数逻辑译码原理，在此基础上设计译码电路并用VHDL语言编写程序实现原理功能，达到学科间的交叉。此课题对于我们的逻辑思维是一种很好的锻炼。
关键词：纠错码，大数逻辑译码，VHDL
ABSTRACT
Communication is aiming to transmit reliable information to each other from one side to the other side in a timely, So there is a problem of the reliability of the information, error-correcting code is on this issue of birth, and the Majority-logic decoding is a relatively simple decoding methods, in practice, it is widely used, it’s a real way of decoding. [7,4,3] Cycle Hamming codes is a typical two-step majority logic decoding. Having mastered the cycle Hamming codes is mastering the Majority-logic decoding.
In recent years, FPGA (Field Programmable Gate Array) is a very popular name in electronic design technology, Domain light can not be covered up. It’s appearance is sometimes making hardware design and software design flexibly and efficiently. This design uses Altera Corporation’s product MAX + PLUS II. This software is confined to the provision of integrated programmable logical design environment, Programmable logic devices can be programmed through software and hardware structure and work methods for reconstruction, then shorten the development cycle of the system.
From this topic, we can be profound understanding Majority-logic decoding theory, On this basis, designing decoding circuit and using VHDL to implement Principle function, making two subjects to the crossover. The subject to our logical thinking is a good exercise.
Keywords：Error-correcting code, Majority-logic decoding, VHDL.
目录
摘要 I
ABSTRACT II
第1章 绪论 1
1.1 背景 1
1.2 开发平台及语言介绍 2
1.2.1 开发平台 2
1.2.2 开发语言 3
第2章 循环码及其译码 4
2.1数字通信的组成和我们的关注点 4
2.2线性分组码的生成矩阵和校验矩阵 4
2.3 循环码相关原理 5
2.3.1 循环码的定义 5
2.3.2 循环码的多项式 5
2.3.3 由生成多项式的根定义系统循环码 6
2.3.4 循环码的译码 7
2.4 一种特殊的循环码 7
第3章 大数逻辑译码原理 9
3.1 一步大数逻辑译码基本原理 9
3.2［7,4,3］大数逻辑译码器原理 11
3.3［7,4,3］大数逻辑译码器基本原理图及仿真 12
3.4［7,4,3］大数逻辑译码器改进译码图及仿真 13
第4章 译码电路VHDL语言实现 15
4.1［7,4,3]大数逻辑译码VHDL语言实现 15
4.2 移存和判断模块VHDL语言实现 18
4.2.1模块代码及符号 18
4.2.2 模块时序图分析 20
4.3 含模块的连续译码完整电路及仿真 20
第5章 毕业设计总结 22
致谢 23
参考文献 24 |
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